（原标题：台积电2nm，全部细节败露）

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在 IEDM 上，东谈主们对行将转向全栅 (GAA) 晶体管结构进行了多量扣问。这种新建造为无间平缓建造尺寸带来了很多克己，不管是在单片建造级别仍是在多芯片遐想中。通往 GAA 的谈路并不浅显，需要不竭新的材料、工艺和遐想探求身分。台积电在这方面参加了多量元气心灵。

其中，Geoffrey Yeap 博士于周一在 IEDM 上展示了2nm 平台本领，该本领遴选节能纳米片晶体管和互连，并与 3DIC 共同优化，适用于 AI、HPC 和移动 SoC 运用。他是台积电先进本领研发副总裁。Geoffrey 在台积电责任了近九年，还曾请示高通、摩托罗拉移动、AMD 和德克萨斯大学超等计较系统中心的先进责任。

正如标题所说，这项责任专注于顶端的 2nm CMOS 平台本领 (N2)，该本领是为 AI、移动和 HPC 运用中的节能计较而开垦和遐想的。Geoffrey 解说说，自 2023 年第一季度生成式 AI 获得打破以来，AI 与 5G 先进移动和 HPC 一谈在半导体行业中激励了对一流节能逻辑本领的普遍需求，这项责任答允了这一需求。

Geoffrey 先容了早先进的台积电 N2 本领过火收效过渡到 NS 平台本领的流程，从 28nm 到 N2，计较能效进步了 140 倍以上，如上头图表所示。N2 逻辑本领遴选节能的全栅极纳米片晶体管、中线和后端互连，以及最密集的 SRAM 宏约 38Mb/mm2。N2 提供了比之前的 3nm 节点更佳的节点上风，速率进步了 15%，功耗镌汰了 30%，芯片密度提高了 1.15 倍以上。

N2 平台本领配备了新的铜可彭胀 RDL 互连、平面钝化和 TSV。它与台积电的 3DFabric本领进行了全体优化，达成了经营 AI/移动/HPC 居品遐想的系统集成/彭胀。

Geoffrey 文牍称，N2 已收效答允晶圆级可靠性条款，并通过了 1,000 小时的 HTOL 认证，具有高良率 256Mb HC/HD SRAM 和由 CPU/GPU/SoC 块构成的逻辑测试芯片（>3B 门）。N2 现在处于风险分娩阶段。N2 平台本领野心于 2025 年下半年达成量产。N2P 是 N2 的 5% 速率增强版，具有十足的 GDS 兼容性，经营是在 2025 年完成认证，并于 2026 年达成量产。

从平台角度来看，Geoffrey 提供了磋议 N2 NanoFlex本领架构的一些细节。系统本领协同优化 (STCO) 与智能缩放功能辘集拢，而不是蛮力遐想规矩缩放，后者会大幅加多工艺资本并不测中导致枢纽产量问题。在优化本领以达成经营 PPA 的流程中，进行了庸碌的 STCO 以及主要遐想规矩（举例栅极、纳米片、MoL、Cu RDL、钝化、TSV）的智能缩放。

他指出，通过与 3DFabric SoIC 3D 堆叠和先进封装本领 (INFO/CoWoS 变体) 进行协同优化，加快了 AI/移动/HPC 居品遐想的系统集成/彭胀。N2 NanoFlex 范例单位翻新不仅提供纳米片宽度调制，还提供多单位架构所期许的遐想无邪性。

此功能为 N2 提供了短单位库，以从简面积和功耗。他解说说，聘任性使用高单位库元素不错提高频率以答允遐想经营。凭借 6 个 Vt 居品，向上 200mV，N2 提供了前所未有的遐想无邪性，不错以最好逻辑密度答允各式节能计较运用。下图讲明了这种边幅对基于 Arm 的遐想的一些克己。

Geoffrey 解说说，在 0.5V-0.6V 的低 Vdd 领域内，N2 纳米片本领的性能/瓦特比 FinFET 好得多。通过工艺和建造的合手续篡改，要点放在低 Vdd 性能/瓦特的进步上，从而在 0.5V 操作下将速率提高 20%，待机功耗镌汰 75%。N2 NanoFlex 与多 Vt 辘集拢，提供了前所未有的遐想无邪性，以最具竞争力的逻辑密度答允各式节能计较运用的需求。

Geoffrey 详备先容了 SRAM、逻辑测试芯片以及认证和可靠性。这是一次令东谈主印象深入的演示。N2 本领平台为改日的翻新带来了很多新功能。

以下为题为《2nm Platform Technology featuring Energy-efficient Nanosheet Transistors and Interconnects co-optimized with 3DIC for AI, HPC and Mobile SoC Applications》的原文翻译

纲领

一种先进的 2nm CMOS 平台本领 (N2) 已开垦并遐想用于 AI、移动和 HPC 运用中的节能计较。这种业界当先的 N2 逻辑本领具有节能的全栅极纳米片晶体管、中线和后端互连以及最密集的 SRAM 宏 ~38Mb/mm2。

N2 提供了比之前的 3nm 节点 更完满的节点上风，速率提高了 15% 或功耗镌汰了 30%，芯片密度提高了 1.15 倍以上。N2 平台本领配备了新的 Cu 可彭胀 RDL、平面钝化和 TSV，与 3DFabricTM 本领一谈进行了全体优化，从而达成了 AI/移动/HPC 居品遐想的系统集成/彭胀。

N2 收效答允了晶圆级可靠性条款，并通过了 1000 小时 HTOL 松懈，具有高良率 256Mb HC/HD SRAM 和由 CPU/GPU/SoC 块构成的逻辑测试芯片（>3B 门）。现在处于风险分娩阶段，N2 平台本领野心于 2025 年下半年量产。N2P 是 N2 的 5% 速率增强版，具有十足的 GDS 兼容性，经营是在 2025 年完成松懈，并在 2026 年量产。

简介

先进的 CMOS 本领一直是半导体居品翻新的枢纽推起程分。自 2023 年第一季度东谈主工智能获得打破以来，东谈主工智能与 5G 先进移动和 HPC 一谈焚烧了行业对一流先进节能逻辑本领的无穷渴求。

咱们业界当先的 2nm 平台本领 (N2) 等于这么一种先进的逻辑本领。本文先容了早先进的 N2 本领收效过渡到 NS 平台本领的流程，以及从 28nm 到 N2 的 >140 倍节能计较加快，如图 1 所示。咱们还先容了系统本领协同优化 (STCO) 翻新，包括遐想规矩、范例单位、SRAM 和与 3DFabricTM 的互连协同优化。N2 本领已在咱们的开垦/质料test vehicle上得到考据。N2 答允通盘晶圆级可靠性条款，并完成了完满的 1000 小时 HTOL 认证，具有高良率 256Mb HD/HC SRAM 和逻辑测试芯片（>3B 门）。

现在，N2 已进入风险分娩阶段，有望在 2025 年下半年达成量产。N2P 的速率提高了 5%，并具有完满的 GDS 兼容性，经营是在 2025 年完成认证，并在 2026 年达成量产。

N2 NanoFlex 本领架构

N2 2nm 平台本领的界说和开垦旨在答允 PPACt（功率、性能、面积、资本和上市时刻）。STCO 强调智能缩放功能，而不是蛮力遐想规矩缩放，后者会大幅加多工艺资本并不测中导致枢纽产量问题。在优化这项 2nm 本领以达成经营 PPA 时，进行了庸碌的 STCO 以及主要遐想规矩（举例栅极、纳米片、MoL、Cu RDL、钝化、TSV）的智能缩放。这项开垦回触及与 3DFabricTM SoIC 3D 堆叠和先进封装本领（INFO/CoWoS 变体）的共同优化，从而加快 AI/移动/HPC 居品遐想的系统集成/彭胀。

N2 NanoFlex范例单位翻新不仅提供了纳米片宽度调制，还提供了多单位架构所期许的遐想无邪性。N2 短单位库可达成面积和功率效果。聘任性使用高单位库可进步频率以答允遐想经营。聚拢向上 200mV 的六伏特居品，N2 可提供前所未有的遐想无邪性，以最好逻辑密度答允各式节能计较运用。N2 以瞻望的资本和上市时刻提供具有劝诱力 PPA 值的全节点彭胀：速率进步约 15% 或功耗镌汰约 30%，芯片密度彭胀 >1.15 倍（图 2-3）。

节能纳米片晶体管、MoL 和 BEOL 互连

从 16nm 到 7nm（2-fin）节点，使用了多代具有鳍片减少功能的 Si FinFet。高转移率通谈晶体管遴选业界创举的零厚度偶极子真多 Vt（7-Vt）、切割金属栅极和栅极战斗过度激活翻新，将 FinFet 架构彭胀到 N5 节点。

FinFlex DTCO 与其他枢纽增强功能辘集拢，在终末一个 FinFet 节点 N3 中收效索求了另一个全节点 PPA 上风 。N2 平台本领收效完成了从 FinFet 到节能纳米片本领的过渡。图 4 显露了优化的标称栅极长度 NS 晶体管，具有出色的 DIBL 和子阈值摆幅。长栅极长度 NS 晶体管达成接近理思的 60.1mV/dec 摆幅。图 5 显露了 N2 N/P FET 的 6 个 Vt，领域从极低 Vt 到范例 Vt，跨度约为 200mV。Si 数据异常接近匹配通盘六个 Vt 下的环速率待机功率（speed@standby-power）。

这种多 Vt 功能是通过第三代（自 N5 以来）基于偶极子的多 Vt 集成达成的，该集成包括 n 型和 p 型偶极子。

很多工艺和建造篡改不仅侧重于通过薄片界面/厚度、结工程、掺杂剂扩散/激活和应力工程来遐想晶体管开动电流，况且侧重于镌汰 Ceff，以达成一流的能效。

通盘这些篡改使 NS N/P FET 的 I/CV 速率别离提高了 70% 和 110%。N2 纳米片本领在 0.5V-0.6V 的低 Vdd 领域内发扬出比 FinFET 更好的性能/瓦特（图 7）。要点是通过工艺和建造的合手续篡改来提高下 Vdd Perf/Watt，从而在 0.5V 操作下达成 20% 的速率增益和 75% 的待机功耗镌汰。N2 NanoFlex 与多 Vt 辘集拢，提供了前所未有的遐想无邪性，不错答允最具竞争力的逻辑密度下庸碌的节能计较运用。

全体本领能效和性能也严重依赖于 MoL、后端和远后端互连。凭借翻新的材料和工艺，无遏止全钨 MoL 可将 VG Rc 昭彰镌汰 55%。低电阻 MoL 与电容减小功能辘集拢，可达成料到约 6.2% 的 INV D4 环形漂浮器速率增益（图 8）。

遴选新颖的 1P1E EUV 图案化优化的 M1 可将范例单位电容减少近 10%，并从简多个 EUV 掩模。在最精细的 193i 1P1E 责任室金属/通孔层上不错看到 My RC 和 Vy Rc 的大幅减少（图 12）。总之，N2 MoL 和 BEOL RC 减少了 ~>20%，对节能计较作念出了紧要孝顺。

与 3DFabric 本领的无缝集成

这项 2nm 平台本领包括具有平面钝化（flat passivation）和 TSV 的新 Cu RDL，与 3DIC 共同进行全体优化，从而达成 AI/移动/HPC 居品遐想的系统集成/彭胀（图 11-12）。咱们贯注优化后端/远后端的材料和工艺，以达周到局翘曲和局部平面性，从而与 3D 堆叠达成端庄集成。N2 还优化了 pTSV/sTSV（用于电源/信号），使其具有 F2F/F2B 堆叠的 CD/间距/密度，SoIC 键间距从 9μm/6μm 平缓到 4.5μm。

SRAM、逻辑测试芯片和质料/可靠性

关于高档节点，SRAM 位单位缩放已成为一项挑战。借助 N2 NanoFlex 和篡改的开关电流，遴选 DTCO 来最大化 #bitcell/bitline、位线加载和 SRAM 外围建造布局效果，从而达成最密集的 2nm SRAM 宏密度~38Mbmm2（图 13）。

N2 HC/HD 下拉 Nfet 的 Vt-sigma 优于 FinFet，导致 HC Vmin 镌汰 ~20mV，HD Vmin 镌汰 30~35mV（图 14）。图 15 中的 HD 256Mb SRAM shmoo 图讲明了十足读取和写入至 ~0.4V。凭借翻新的阱遐想和结阻遏，N2 的逻辑和 SRAM 闩锁触发电压均优于 FinFet（图 15）。

N2 中更高的 Vtrig 可提高逻辑密度，并可更有用地进行 DVS 居品性量筛选。N2 测试芯片展示了健康的 CPU/GPU 功能，并通过了图 16 所示的 GPU Vmin 功率规格。N2 256Mb HC/HDSRAM 永久发扬出健康的残障密度，平均/峰值良率 >80% / >90%（无维修）。

图 20 显露 256Mb SRAM 通过了 1000 小时 HTOL 认证，裕度约为 110mV。通过最小化瞬态电压下落，可提供迥殊的 HPC 功能，举例超高性能 MiM (SHP-MiM)，电容密度约为 200fF/mm2，以达成更高的 Fmax。高速 SerDes 测试芯片还演示了功能都全的 14Gb/s LPDDR6 和 10Gb/s HBM3E 接口。

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